摘 要： 為了解決當下無法實時地對芯片內高頻數字信號抖動進行精確測量等問題，本文提出了一種可以將高頻數字方波信號低頻化的擴展器電路結構。該擴展器對高頻數字信號的邊沿進行采樣和輸出，在完整保留信號抖動的同時將輸入的高頻數字信號實時展開成周期為預設值的低頻方波信號。晶體管級的仿真實驗和 MSI(Medium-Scale Integration，中規模集成電路)板級驗證表明：該方法能擴大信號相鄰邊沿的時間間隔，同時保留原信號的抖動特性，可以用來測量頻率達數吉赫茲的高頻數字信號的抖動且測量精度非常高(誤差小于 0.7%)。該擴展器結構簡單，可集成于芯片內部用以實時且精準地測量片內高頻數字信號的抖動。

　　關鍵詞：數字電路;抖動測量;波形擴展

　　引 言

　　數字信號的一個重要特性是抖動[1-3]。抖動是信號到達時間的漲落。數據信號與時鐘信號的抖動均會嚴重影響電路性能[4-6]，可能造成時序違例并導致出錯。對抖動進行測量，能評估電路的穩定性，診斷電路出錯原因，是數字電路重要的測量技術[7-9]。數字集成電路的片內信號，通常以數百兆赫茲甚至吉赫茲的頻率進行高低切換。測量這種高速切換信號的抖動具有較大的挑戰。芯片位于封裝內，示波器等測量設備的探頭無法觸及測試點。探頭的寄生電容常在 pF 量級，而片內電路的驅動能力在 fF量級，因此即使讓探頭接觸到片內信號，強大的負載效應也會改變片上信號的波形。

　　目前國內外的研究人員主要采用間接測量的方式來評估片內高頻數字信號的抖動，例如：基于時域相位抖動和頻域相位噪聲之間的數學關系來估算抖 動 大 小 的 測 試 方 法 [10-12] ;基于 DSP(Digital Signal Processing，數字信號處理)測量系統的測試方法[13];以及在測量超高頻信號的抖動時最常用的頻域冪律積分法和 ADC(Analog to digitalconverter，模擬數字轉換器)相干采樣法[14]等。

　　這些方法需要復雜的測試設備，無法集成于芯片內部使用，與此同時這些方法的測量精度往往較低且大多都不能實現實時測量。近年來較為熱門的片內測量技術可以在更低的測量成本下達到更高的測量精度[15]。但它們使用非常復雜的嵌入式電路來測量信號波形，然后經過后續分析得到抖動特性。這種方法的造價高，操作復雜，設計時容易出錯，抖動測量的結果也不明確。

　　因此，如果能將片內信號引出到片外，由成熟的示波器等設備來測量[16-17]，那將方便許多。但是將片內高速信號引出，要求芯片的 IO(Input/Output，輸入/輸出)電路的響應速度與片內內核電路相同，而在許多工藝庫中，“IO”電路的速度比內核電路要慢一個數量級，因此無法直接輸出內核的波形。為了解決上述問題，有必要探索一種波形擴展的方法，將高速切換的信號轉換為低速切換的信號，使用這種方法可以把內核信號通過“IO”電路發送到片外。

　　這種轉換必須保留原內核信號的抖動特性，這樣才能使用外部設備把片內波形的抖動測量出來。本文提出一種滿足以上要求的擴展器結構。該擴展器電路結構簡單，可集成于芯片內部。由晶體管級仿真實驗和 MSI 板級驗證的結果可以看出：基于本文所提出擴展器結構的抖動測量方法在實現實時測量抖動的同時，可以達到比傳統測量技術更高的測量精度。

　　1 波形展開電路結構與工作原理

　　1.1 波形展開電路結構

　　本文提出一種可集成于芯片內部且具有波形展開功能的電路結構以用于片內高頻數字信號的抖動測量等領域。該電路在工作時，四個模塊相互配合，在保留高頻輸入信號抖動的同時將其展開成周期為預設值的低頻數字信號并輸出。

　　該電路由兩個 D 觸發器，若干個邏輯門和四個延時單元共同組成。其中，延時單元可由若干個寬長比為特定值的靜態 CMOS 反相器級聯構成。

　　1.2 波形展開電路的工作原理

　　該波形展開電路在其每個工作周期內對輸入的高頻數字信號某個周期的波形進行采樣(假設被采樣的波形周期長度為 x)。被采樣的單周期高頻信號會被展開成周期值為 x+y(y 為某預設值，其大小由延時單元 2，延時單元 3 與延時單元 4 的延時長度共同決定)的低頻方波信號后輸出。當一個周期的低頻波形輸出結束時，電路中的反饋模塊會對采樣模塊中的兩個 D 觸發器清零，使電路自動開始下一個工作周期的采樣工作。因此，該電路在啟動后會連續地進行波形展開工作，在保留輸入高頻方波信號抖動的同時，將其放大成周期為預設值的低頻方波信號。

　　2 仿真實驗驗證結果

　　針對所設計波形展開電路功能和性能的仿真是在 HSPICE 軟件上使用中芯國際 130 納米工藝完成的，所得仿真數據表明該波形展開電路在測量信號抖動時精度非常高，且其工作頻率可以達到吉赫茲的量級。

　　2.1 驗證電路功能的正確性

　　當輸入信號為周期長度循環變化(單個循環內的周期值大小依次為：9ns;10ns;11ns) 的時鐘信號時。

　　2.2 測評電路的性能

　　1) 測評方法介紹，由 100 個靜態 COMS 反相器串聯形成的反相器鏈用來模擬實際電路中數字信號經過的電路途徑，該反相器鏈的電源端與疊加了干擾信號的 1.2 伏直流電源(電源端 A)相連接。當周期大小恒定的無抖動高頻數字信號經過該反相器鏈后從節點 b 輸出時就會含有大小隨機的抖動，再經過一個電源端與 1.2V 直流電源(電源端 B)相接的靜態 CMOS 反相器進行幅值恢復(利用了靜態CMOS 反相器的再生性)后從節點 c 輸出幅值為 1.2V且含隨機抖動的數字信號，該數字信號便可以輸入至所設計的波形展開電路中用來測評所設計電路的性能。

　　2) 性能測評的仿真結果在進行性能測評仿真時，節點 a 處輸入頻率為100 兆赫茲的理想方波信號，電源端 A 的 1.2 伏直流電上先后疊加幅值均為 0.6V 但頻率不同的正弦信號作為干擾信號。

　　(1)電源端 A 上疊加 80 兆赫茲干擾 當電源端 A 上疊加 80 兆赫茲的干擾信號時對所設計的波形展開電路進行性能仿真所得到的關鍵節點處的輸出波形。

　　數字信號的抖動會對電路產生巨大的負面影響[18]，而實際的應用中我們最關注的是其抖動的最大值。尤其是對信號的信噪比等參數有著巨大影響的時鐘信號[19]，其抖動的最大值直接決定了該時鐘信號是否會導致電路在工作時出現邏輯錯誤。因此在分析性能測評結果的時候我們主要研究所設計的波形展開電路輸出抖動的最值在多大程度上與輸入高頻信號抖動的最值相吻合，以及采樣多少個周期后可以將輸入時鐘的抖動最值反映出來。

　　3 電路板級硬件原型驗證結果

　　在進行硬件原型驗證時，在所設計的波形展開電路的波形輸入端輸入頻率約為 5 兆赫茲且帶有隨機抖動的數字時鐘信號，則在波形輸出端得到頻率約為 0.3 兆赫茲且完整保留有輸入時鐘信號抖動的低頻方波信號。在示波器上觀測到的高頻含抖動輸入時鐘信號和周期被放大成預設值的輸出端低頻方波信號的波形。

　　輸出低頻信號高電平長度與輸入高頻信號周期值的抖動情況一致，二者均以約 10 納秒的間隔在近似相等的幅度范圍內抖動，抖動幅值分別為 0.03 微秒和 0.029 微秒。由此可見，本文所提出的電路結構應用在實際電路中時可以將高頻的數字信號展開成周期為預設值的低頻方波信號，并完整保留輸入高頻信號的抖動。

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　　4 結論

　　為了解決當下抖動測量技術的設備復雜，難以集成到芯片內部，無法實現實時測量以及測量精度較低等問題。本文提出了一種結構簡單，能集成于芯片內部的波形展開電路，其核心功能在于可以在完整保留輸入高頻數字信號抖動的同時將高頻數字信號實時展開成周期為預設值的低頻方波信號。

　　由晶體管級的仿真實驗和 MSI 板級驗證的結果可以看出，本文所提出的電路結構實現了預設的功能且具有優越的性能。該電路結構可以廣泛地應用于片內高頻數字時鐘信號抖動測量等領域，同時也可用于解決高頻數字信號的實時展開等難題。但在進行晶體管級仿真的時候我發現：當輸入信號的頻率達到吉赫茲的量級時，該電路對抖動的測量精度會有小幅度的下降。未來或許可以通過調整電路中各個延時單元的延時長度等方法進一步提高該電路的測量精度和工作頻率。

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　　作者：王一雄 粟 濤